小柚

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个人总结

微电子专业应届生,专注于数字集成电路设计与验证。熟练掌握Verilog/SystemVerilog语言及UVM验证方法学,具备完整的FPGA原型验证项目经验。熟悉主流EDA工具链,拥有在知名芯片企业实习经历,能够独立承担模块级设计与验证任务,致力于成为优秀的数字前端工程师。

工作经历

数字验证实习生

紫光展锐

2025-07 - 2025-10
  • 参与某款通信基带芯片的子系统验证工作,基于UVM框架搭建测试环境,编写覆盖率达92%的功能覆盖率模型。
  • 负责AXI总线接口模块的SystemVerilog测试用例开发,累计发现并协助修复15个功能性Bug,将模块验证周期缩短20%。
  • 使用VCS和Verdi进行仿真调试,分析波形定位时序违例问题,优化了3处关键路径的逻辑设计。

项目经历

基于RISC-V的低功耗处理器核设计

西安电子科技大学集成电路实验室

2024-09 - 2025-06
  • 独立设计并实现了一个支持RV32IMC指令集的5级流水线处理器核,采用Verilog HDL完成代码编写,综合后面积约为0.15mm²(28nm工艺)。
  • 引入时钟门控技术和动态电压频率调整策略,使处理器在空闲状态下的功耗降低35%,工作频率达到400MHz。
  • 在Xilinx Artix-7 FPGA上完成原型验证,成功运行Linux嵌入式系统,通过GPIO接口控制外设,验证了指令集兼容性。

高速SerDes接口控制器验证平台搭建

个人课程设计

2025-03 - 2025-06
  • 针对8Gbps SerDes接口控制器,构建了一套完整的UVM验证环境,包含序列发生器、驱动器、监视器和记分板组件。
  • 设计了20+个随机化测试场景,覆盖了正常传输、误码注入、链路训练等边界条件,功能覆盖率达到95%以上。
  • 利用Python脚本自动化回归测试流程,将单次全量回归时间从4小时压缩至1.5小时,提升了验证效率。

教育背景

西安电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

硬件描述语言

Verilog HDL · SystemVerilog · VHDL

验证方法学

UVM · OVM · 断言覆盖 · 形式验证

EDA工具

Synopsys VCS · Cadence Verdi · Design Compiler · Primetime

FPGA与原型验证

Xilinx Vivado · Intel Quartus · Artix-7 · Zynq-7000

脚本与编程

Python · Tcl · Perl · C/C++ · Linux Shell

简历范文入门2026/4/16

芯片设计/验证工程师简历范文(电子/半导体校招)

芯片设计/验证工程师 电子/半导体 应届生

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核心亮点

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