小柚

13800138000|xiaoyou.ic@example.com|西安市

个人总结

微电子专业应届生,专注于数字IC前端设计与验证。熟练掌握Verilog HDL及SystemVerilog,具备扎实的RTL编码与UVM验证环境搭建能力。在校期间参与多款芯片模块流片项目,熟悉FPGA原型验证流程。追求在半导体领域深耕,致力于高性能低功耗芯片设计。

工作经历

数字IC设计实习生

紫光展锐

2025-07 - 2025-10
  • 参与某款物联网芯片中GPIO控制模块的RTL代码编写与优化,通过状态机重构减少冗余逻辑,使模块面积降低约12%。
  • 协助完成模块的功能仿真与时序约束分析,使用VCS进行回归测试,覆盖率达到98%,成功发现并修复3处潜在时序违例问题。
  • 配合后端团队进行综合与静态时序分析(STA),针对关键路径进行流水线切分,将最高工作频率从150MHz提升至180MHz。

项目经历

基于UVM的PCIe控制器验证平台搭建

校内实验室

2024-09 - 2025-01
  • 独立搭建基于SystemVerilog和UVM方法的验证环境,封装可重用的Agent与Scoreboard组件,将验证代码复用率提升至40%以上。
  • 设计随机化测试用例覆盖正常传输、错误注入及边界条件,累计运行测试case超过5000个,有效拦截了数据链路层的丢包缺陷。
  • 编写自动化回归脚本,利用Makefile管理仿真任务,将单次全量回归时间从4小时缩短至2.5小时。

FPGA加速的图像边缘检测系统

全国大学生集成电路创新创业大赛

2024-03 - 2024-08
  • 负责Sobel算子算法的硬件加速器设计,采用流水线架构处理1080P视频流,在Xilinx Artix-7 FPGA上实现60fps实时处理。
  • 优化片上存储资源分配,通过行缓存(Line Buffer)设计减少对外部DDR的访问频次,系统功耗降低15%。
  • 主导软硬件联调,通过AXI总线与ARM处理器通信,最终作品荣获全国总决赛二等奖。

教育背景

西安电子科技大学

本科 · 微电子科学与工程

2022-09 - 2026-06

技能专长

编程语言

Verilog HDL · SystemVerilog · C/C++ · Python · Tcl

EDA工具

Synopsys VCS · Design Compiler · Verdi · Vivado · ModelSim

专业技能

RTL设计 · UVM验证方法学 · 静态时序分析(STA) · FPGA原型验证 · AMBA总线协议

操作系统/其他

Linux · Git · Makefile · LaTeX

简历范文入门2026/6/13

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IC 设计/验证工程师 半导体/芯片 应届生

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