UP简历小U

+86 138-0013-8000|up.ai@example.com|上海

个人总结

资深PCB工程师，在高速数字系统设计领域拥有3年经验，专注于高速信号完整性分析与多层板设计。精通Cadence Allegro、Altium Designer等EDA工具，具备丰富的6层板及以上复杂电路板设计实战经验。擅长从系统层面优化PCB布局布线，有效解决EMC/EMI问题，确保产品性能与可靠性，致力于在硬件研发中实现卓越的工程实践。

工作经历

高级PCB工程师

某知名通信设备公司

2024-07 - 至今

主导多款高速通信产品的PCB设计与开发，包括核心交换机背板与高速接口板，有效支持25Gbps SerDes信号传输，项目准时交付率达95%。
负责6层及以上高密度多层板的布局布线，成功解决DDR4/DDR5内存接口的信号完整性（SI）和电源完整性（PI）挑战，确保系统稳定运行。
运用ANSYS SIwave和Cadence Allegro Sigrity工具进行高速信号仿真与分析，将反射、串扰、眼图等关键指标优化至IEEE 802.3标准要求，显著提升信号传输质量。
与机械结构、热设计团队紧密协作，优化板卡堆叠与散热方案，使产品平均无故障时间（MTBF）提升10%。
参与制定并完善公司内部PCB设计规范与DFM/DFA标准，将首次投板成功率从85%提升至92%。
指导初级工程师进行PCB设计，定期分享高速设计经验与工具使用技巧，提升团队整体设计水平。

项目经历

FPGA开发板（高速DDR4接口）设计项目

个人项目

2023-03 - 2023-09

项目背景： 为满足个人学习及验证高速数字电路设计需求，独立设计一款基于Xilinx Artix-7 FPGA的教学开发板，集成高速DDR4内存接口。
个人职责： 负责系统架构设计、原理图绘制、6层PCB堆叠设计、高速DDR4信号完整性仿真、布局布线以及样板调试验证。
关键技术与方法： 采用Cadence Allegro进行原理图与PCB设计，利用Sigrity工具对DDR4接口进行预布局SI仿真，优化阻抗匹配与等长布线。严格遵循差分信号布线规则，控制串扰和EMI。
项目成果： 成功完成开发板的PCB设计与制造，首次调试DDR4接口即稳定工作于2400Mbps速率，眼图裕量达到设计要求。通过此项目，深入掌握了高速多层板设计流程和信号完整性分析实战技巧。

毫米波雷达模块原型PCB设计

上海交通大学（硕士期间）

2022-06 - 2023-01

项目背景： 参与学院的毫米波雷达研究项目，负责设计用于验证新型雷达芯片性能的原型PCB模块。
个人职责： 承担核心RF前端电路及高速数字控制部分的PCB设计，包括微带线阻抗控制、高频信号隔离与电源噪声抑制。
关键技术与方法： 使用Altium Designer进行设计，对毫米波信号传输线进行精确阻抗计算与仿真，采用多层板设计实现数字与模拟信号的有效隔离。通过地平面完整性优化和去耦电容合理布局，将电源噪声纹波降低至5mV以下。
项目成果： 成功交付满足高频性能要求的功能性原型PCB，为后续雷达芯片的性能测试与迭代提供了硬件平台。项目过程中，对EMC/EMI设计原则有了更深刻的理解与实战经验。